锚定信号时延做优化韬定律开辟半导体新赛道

5月25日国际电路系统研讨会上，华为提出的“韬(τ)定律”引发业界热议，在摩尔定律逼近物理、经济极限的背景下，“韬定律”试图开辟一条新的路径。

从第一性原理出发，约束半导体性能的核心是信号传输时延，像是几何缩微（摩尔定律）表面用先进制程压缩空间，本质是靠缩小晶体管尺寸、同等面积里塞进更多计算单元，来让运算时间变短，也是降低时延方式之一。因此主张“时间缩微”，把优化目标从几何尺寸，切换到以τ（时间常数，代表芯片内部信号传输的延迟）为锚点。

摩尔定律思路是把砖头做得越来越小；逻辑折叠则是把平面“折叠”成多层，把数字、存储芯片和模拟电路垂直方向3D堆叠成高密度高楼，信号从毫米级的平面上绕行变为垂直空间中微米级的“电梯直连”，大幅缩短传输路径。该过程需要攻克“混合键合”（Hybrid Bonding）这一核心技术难点。

韬定律更深远的意义在于：它在EUV、先进制程、良率和生态等“卡脖子”的限制之外，提出通过工程优化的提升芯片性能新路径，终结了摩尔定律“只卷晶体管尺寸”思想钢印。